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Parallel Interleaver Design and VLSI Architecture for Low Latency Map Turbo Decoders

机译：低延迟地图Turbo解码器的并行交织器设计和VLSI架构

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Rostislav (reuven Dobkin; Michael Peleg; Senior Member; Ran Ginosar;
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年度 2005
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1. Parallel interleaver design and VLSI architecture for low-latency MAP turbo decoders [J] . Dobkin R., Peleg M., Ginosar R. IEEE transactions on very large scale integration (VLSI) systems . 2005,第4期

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2. Mapping interleaving laws to parallel turbo decoder architectures [J] . Tarable A., Benedetto S. IEEE communications letters . 2004,第3期

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3. Design of QPP Interleavers for the Parallel Turbo Decoding Architecture [J] . J. Wang, K. Zhang, H. Kröll, IEEE transactions on circuits and systems . I , Regular papers . 2016,第2期

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4. VLSI implementation considerations for turbo decoding using a low latency log-MAP [C] . Raghupathy, A., Liu, . 1999

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5. VLSI architectures for turbo code decoders, LDPC code decoders and list sphere decoders [D] . Zhang, Yuping 2007

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6. On VLSI Design of Rank-Order Filtering using DCRAM Architecture [O] . Meng-Chun Lin, Lan-Rong Dung -1

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